RISC-V pipeline (5 estágios)

O objetivo desta prática é melhorar o processor desenvolvido na última simulação, rodar um benchmark ou aplicação real e comparar o desempenho, bem como os recursos ocupados no FPGA. A seguir está um exemplo do arquivo project.fit.summary que pode ser consultado para tal:

Fitter Status : Successful - Wed Nov  5 10:11:34 2025
Quartus Prime Version : 22.1std.2 Build 922 07/20/2023 SC Lite Edition
Revision Name : project
Top-level Entity Name : top
Family : Cyclone V
Device : 5CEBA4F23C7
Timing Models : Final
Logic utilization (in ALMs) : 454 / 18,480 ( 2 % )
Total registers : 350
Total pins : 92 / 224 ( 41 % )
Total block memory bits : 16,384 / 3,153,920 ( < 1 % )
Total RAM Blocks : 4 / 308 ( 1 % )

Cada grupo deve informar previamente o que deseja fazer no fórum da disciplina, ainda que mudanças possam ser negociadas posteriormente.